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0 　 引言

MIMO2OFDM是目前研究上比較熱門的技術(shù)之一。綜合兩者的優(yōu)點(diǎn) ,既能有效解決抗頻率選擇性衰落的問題 ,又可在不增加帶寬的條件下成倍地提高通信系統(tǒng)的容量和頻譜利用率 ,這為設(shè)計(jì)出一種高速傳輸?shù)臄?shù)字電臺提供了可能。不過目前國內(nèi)MIMO2OFDM技術(shù)的研究還處于起步階段 ,真正得到應(yīng)用的產(chǎn)品不多 ,多數(shù)是基于理論研究 ,本文介紹了一種針對頻帶利用率達(dá)到 2. 56bitP sP Hz 的數(shù)字電臺中上變頻模塊基于 FPGA 的硬件實(shí)現(xiàn)方法 ,為其他硬件設(shè)計(jì)者提供參考。

1 　 高速數(shù)字電臺的基本參數(shù)

圖1為采用了MIMO2OFDM編碼調(diào)制技術(shù)的數(shù)字電臺的發(fā)射機(jī)結(jié)構(gòu)框圖 ,上變頻模塊的位置為圖中粗框黑體字所示。由于是多天線傳輸 ,信源先分解成分路信號 ,分別通過編碼器(包括了信道編碼和空時(shí)編碼) 、 OFDM調(diào)制器后變成待發(fā)基帶信號 ,后經(jīng)過上變頻模塊將中心頻率搬移到射頻 ,傳輸?shù)蕉嗵炀€。

選定單天線傳輸速率為 RC (終N路天線發(fā)送信息的速率可達(dá)到 N ×Rc ) ,調(diào)制方式采用 2MQAM(高能達(dá)到的頻帶利用率為2M) ,編碼采用打孔卷積編碼和螺旋分層空時(shí)碼 ,終產(chǎn)生采樣率為fs ,帶寬為 F的基帶信號送至上變頻模塊(頻帶利用率為RcP F ,本系統(tǒng)設(shè)定為 2. 56bitP sP Hz) 。確定信道編碼與OFDM調(diào)制采用 DSP芯片 C5413 編程處理完成 ,而上變頻則采用altera 公司的 FPGA 專業(yè)芯片實(shí)現(xiàn)。FPGA和DSP通過 EMIF端口使用數(shù)據(jù)帶相連。

2 　FPGA的設(shè)計(jì)與實(shí)現(xiàn)

2. 1 　 上變頻模塊的理論設(shè)計(jì)與硬件選擇

上變頻模塊需將調(diào)制好的信號從基帶頻率搬移到射頻 ,跨度較大 ,為降低硬件實(shí)現(xiàn)難度 ,設(shè)計(jì)中將整個(gè)上變頻過程分為兩級 ,前一級由數(shù)字實(shí)現(xiàn) ,通過I、 Q 支路的正交混頻 ,將基帶信號中心頻率搬移到中頻 f I 后送往DP A ;后一級經(jīng)由濾波器濾波后二次模擬混頻到射頻 f T ,終由天線發(fā)射。

　　 本文的硬件設(shè)計(jì)主要集中在前一級。雖然經(jīng)空時(shí)編碼后各路信號并不相同 ,但對數(shù)字上變頻的要求是一致的 ,可采用相同的硬件設(shè)計(jì) ,所以 ,本文的敘述均以一路信號為例。

圖2為典型的數(shù)字上變頻原理框圖,OFDM調(diào)制后的基帶信號帶寬為 F ,從頻率軸上看, F為正軸頻譜寬度,基帶信號是負(fù)軸頻譜為零的復(fù)信號,其采樣率為 f s ,分為 I ,Q兩個(gè)支路信號,均為帶符號二進(jìn)制數(shù)。 兩路信號通過數(shù)據(jù)帶串行輸入,每一個(gè)時(shí)刻輸入一個(gè)支路的16位二進(jìn)制數(shù)據(jù)(為避免傳輸過程中發(fā)生錯(cuò)位,設(shè)計(jì)后15位為支路數(shù)據(jù),高1位表示支路屬性) ,故輸入時(shí)鐘變?yōu)?/span>2f s。

圖中 cos ( nωc ) 和 sin ( nωc ) 兩個(gè)正交載頻由數(shù)控振蕩器NCO產(chǎn)生。 為完成混頻中的相乘運(yùn)算,兩個(gè)支路信號需分別經(jīng) N 倍內(nèi)插濾波,使采樣率變?yōu)?/span>fν = f s ×N 和載頻采樣率保持一致。

由上可知內(nèi)插系數(shù) N ,混頻載波頻率 f c 等重要參數(shù)直接影響著整體設(shè)計(jì),確定這些系數(shù)的要求為:①為簡化硬件設(shè)計(jì),內(nèi)插系數(shù) N 為整數(shù),若為分?jǐn)?shù) ,分子分母均不宜過大,內(nèi)插后的采樣頻率滿足fν = f s ×N ; ②為完成混頻乘法運(yùn)算,載波采用同樣的采樣率 ,故須有 fν ≥2f c 以滿足奈奎斯特采樣定律; ③正交混頻后,低通濾波器的通帶范圍內(nèi)只有一個(gè)周期的信號頻譜,其他周期延拓的頻譜落到帶外且均被濾除, 考慮到濾波器 f d 的過渡帶 , fν -( f c + B) 3 2 ≥f d ; ④盡量使fν是f c的整數(shù)或有限小數(shù)倍 ,簡化數(shù)控振蕩器NCO設(shè)計(jì); ⑤為減小FPGA的運(yùn)算時(shí)延,設(shè)定的 fν應(yīng)該越小越好。

為描述直觀方便,本文仿真中擬定一組數(shù)據(jù)作為參考值。假定輸入的基帶信號帶寬為 200kHz ,采樣率為320kHz ,內(nèi)插系數(shù)定為 75 倍 ,則插值濾波后的采樣率變?yōu)?/span> 24MHz , 設(shè)定正交載頻頻率為10. 6MHz。這組參考值下的頻譜變換圖如圖3所示。根據(jù)系統(tǒng)運(yùn)算量估計(jì)和成本預(yù)算 ,終選用CYCLONE II系列 EP2C8T144芯片實(shí)現(xiàn)。

2. 2 　 使用QUARTUS進(jìn)行硬件設(shè)計(jì)

根據(jù)本文中的參考值進(jìn)行設(shè)計(jì)。I ,Q 支路串行輸入后 ,需經(jīng)串并變換分兩路輸出。這里采用由640kHz時(shí)鐘驅(qū)動的深度為 16 位的 FIFO 做為緩沖器 ,數(shù)據(jù)讀入 FIFO 后 ,根據(jù)數(shù)據(jù)高位可判斷是 I支路還是Q支路 ,采用320kHz的時(shí)鐘讀出數(shù)據(jù)傳至對應(yīng)的插值器。為保證插值濾波器的運(yùn)算速度 ,采用無須乘法運(yùn)算的多級級聯(lián)積分梳狀(CIC)濾波器。經(jīng)電路變換 ,插值器可移至梳狀模塊和積分模塊之間。為減小旁瓣 ,采用3級級聯(lián)。整個(gè)濾波過程中 ,兩支路數(shù)據(jù)的二進(jìn)制位數(shù)需要適量增加以確保相加運(yùn)算不造成溢出 ,權(quán)衡保持精度、 防止溢出和盡量減少運(yùn)算量 ,終采用二進(jìn)制位數(shù)分級遞增方法 ,3 級CIC輸入輸出位數(shù)按 2 位遞增 ,終輸出采用舍尾法恢復(fù)15位精度。

數(shù)控振蕩器NCO由24MHz時(shí)鐘驅(qū)動 ,采用查表法產(chǎn)生兩路正交載波 ,具體可用步長為 5 的模 16 累加器計(jì)算查表地址 ,4 位地址 16 位深度的正弦表完成查值。正交混頻則可用乘加器實(shí)現(xiàn) ,終保留 14位有符號數(shù)據(jù)精度用于輸出到DP A芯片。整個(gè)設(shè)計(jì)中用到了320kHz ,640kHz和24MHz 三種不同的時(shí)鐘 ,均由 48MHz 主時(shí)鐘經(jīng)整數(shù)倍變換而得 ,用計(jì)數(shù)器即可生成 ,方法不再贅述。

以上模塊中 ,NCO ,時(shí)鐘生成模塊和數(shù)據(jù)精度控制模塊由VHDL 硬件描述語言編程實(shí)現(xiàn) ,其他模塊采用QUARTUS提供的各功能子模塊搭建完成。經(jīng)QUARTUS軟件編譯后 ,使用計(jì)算機(jī)仿真可得各數(shù)據(jù)的矢量波形圖和 RTL 級結(jié)構(gòu)圖。軟件綜合分析 ,會自動總結(jié)出的硬件資源使用情況。從表 1 可見 ,選用 EP2C8T144芯片是比較合適的。

2. 3 　 硬件編程下載

硬件電路板主要由電源電路、 FPGA 主芯片、JTAG配置芯片、 DP A 芯片構(gòu)成 ,48MHz 主時(shí)鐘由晶振產(chǎn)生 ,聯(lián)線共占用 EP2C8T144的90多個(gè)管腳。針對于實(shí)際電路情況 ,可使用 QUATUS II進(jìn)行綜合布線 ,調(diào)整布線方案 ,使輸出管腳與硬件電路板上線路焊接匹配。

3 　 結(jié)束語

本文針對頻帶利用率達(dá)到 2. 56bitP sP Hz 的MIMO數(shù)字電臺中的數(shù)字上變頻部分 ,給出了一種具體的結(jié)構(gòu)和參數(shù)設(shè)計(jì) ,并對此設(shè)計(jì)進(jìn)行了軟件仿真和具體硬件實(shí)現(xiàn)。該設(shè)計(jì)在一定程度上合理利用了硬件資源 ,簡化了實(shí)現(xiàn)難度 ,節(jié)約了成本 ,是一種比較好的設(shè)計(jì)。

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